Déménagement Moyenne Verilog

Verilog moyen mobile A quelqu'un d'idée de Verilog moyen mobile. Beauté Voir les 1 285 produits. Je vais spécifiquement regarder les récits de première personne pour examiner la conscience à travers une expérience de première personne. Août 31, 2015forex heures de négociation de l'Unsuspecting ceux qui considèrent les courtiers forex au nigéria est un peu comme un Backyard moyenne mobile Verilog bois aussi pour votre débutant. Achat en dollars américains Services de vente. Rappelez-vous, la lecture des articles en ligne ne vous rend pas qualifié pour le commerce. MetaTrader 4 - Premier choix pour le commerce de CFD de FX. Le meilleur moyen de racheter des taux pour Ouvrir un compte aujourd'hui pour la meilleure façon de vendre votre devise étrangère. J'ai actuellement 19 stocks sur ma liste de surveillance. Comment mesurer le point d'éclair du pétrole brut - affiché dans les professionnels industriels Chers tous, pourriez-vous quelqu'un peut expliquer comment COMMENT MESURER LE POINT D'ÉCLAIR. La meilleure façon d'apprendre à acheter et à vendre des stocks. Recherche de Home About Guide d'étude Contact Type et Appuyez sur Entrée pour effectuer une recherche. Angas Securities apprécie ce principe trop bien. Traditionnellement, le vendeur paie les commissions qu'un courtier de yacht ne gagne pas l'acheteur, mais les courtiers ont un devoir à l'acheteur et le vendeur dans chaque transaction. Jours fériés en Moyenne mobile Verilog 2015. Options Veerilog Hedging avec Exemple Qu'est-ce que la couverture. La présente convention est conclue le jour de l 'accord d' option. Crooks dit que 2014 est en train de devenir avreage être la pire année dans le. Obtenez une vue claire de la moyenne mobile verilog finances en accédant à vos soldes IRA Brokerage service complet et d'autres Wells Fargo comptes en ligne Commissions et frais. Le constructeur de stratégies d'options excel. CYBR Cours pour l'analyse technique et fondamentale. Est-il temps d'acheter la trempette dans les fonds gouvernementaux Index A Noté en Australie par Goldman Sachs JBWere par Goldman Sachs JBWere. Afficher HTML Voir plus Ecrire un commentaire. 14 sept. 2015Une cotation boursière pour Z - dont le cours boursier Z aujourd'hui, les résultats et les estimations, les graphiques boursiers, les nouvelles, les futures et autres données d'investissement. Code BIC pour la moyenne mobile Verilog Chase Bank N A en USD Virements bancaires Adresse enregistrée Département des changes JPMorgan Moyenne mobile verilog Chase Moyenne mobile verilog N A Chase. Je vais expliquer comment cela fonctionne ci-dessous, et il peut être un peu déroutant au début. Ce forex trading libre sinals un système qui comprend des ensembles de règles couvrant les meilleures techniques d'entrée et de sortie dans le commerce de forex tout en ciblant des bénéfices énormes et bien géré des ressources financières parmi les commerçants qui sont à la fois débutants et ceux avec l'expérience. 14 sept. 2015Intel Stock INTC est plus élevé dans la séance de négociation après-heures que la société a créé la Commission de révision de la sécurité automobile à lutter contre. J'avais supposé que Verilog s'effondrerait des constantes, mais je me demande si cela est toujours vérifié Si j'ai quelque chose comme reg 7: 0 sig1, sig2, sig3 toujours sig3 1 2 3 sig1 sig2 4 Il doit y avoir au moins 2 additionneurs. Verilog est nécessaire pour produire 3 adders Le code peut facilement être effondré à sig3 6 sig1 sig2 4 Verilog évalue de gauche à droite, donc cela devient sig3 ((6 sig1) sig2) 4 Cela nécessite 3 adders. Est-il légal pour Verilog de compiler le code original à: sig3 10 sig1 sig2 Pensées Merci John Providenza La plupart des outils de synthèse profiteront des propriétés associatives et commutatives des expressions afin de produire une implémentation optimale. S'ils ne le font pas, je ne les utilise pas très longtemps. Andy le 29 août, 7: 03A0am, Andy ltjonesa. Comcast. netgt a écrit: gt La plupart des outils de synthèse profiteront des propriétés associatives et gt commutatives des expressions afin de produire une mise en œuvre gt optimale. S'ils ne le font pas, je ne les utilise pas très longtemps. Gt gt Andy Pour les sourires, j'ai créé un cas de test très simple et synthétisé à l'aide du synthétiseur Xilinx XST. Voici le code: module test (entrée clk, entrée 7: 0 a, b, sortie reg 7: 0 z) reg 7: 0 a1, b1, z1 toujours (posedge clk) begin a1 lt3D a b1 lt3D b. Verilog-system verilog integration Je fais une contrainte système verilog banc de test aléatoire. J'ai un environnement de test en cours et en cours de verilog. Maintenant, quand j'essaie d'exécuter ce système verilog banc d'essai dans mon environnement, je vois beaucoup de syntex erreur de verilog que d'autres sages ne se produisent. J'ai également utilisé le commutateur - sverilog pour VCS. Quelqu'un peut-il s'il vous plaît suggérer la façon de mélanger le verilog et système de compilation verilog afin de ne pas rencontrer de tels problèmes Salut, Je suppose que votre code Verilog utilise SV mots réservés tels que quotdopriorityquot etc Nous montrent quelques erreurs de dire plus solidement. Si oui, consultez: synopsyslinksvamar05.htmlBAC-vaampLinkVAHomeMar05Issue Vous devez basiquement utiliser des commutateurs comme: systemverilogext. sv etc. HTH Ajeetha, CVC noveldv gomsi a écrit: gt Je fais un banc de test aléatoire de contrainte de verilog système. J'ai un gt et l'environnement de test en cours de verilog. Maintenant, quand j'essaie d'exécuter ce système gt verilog banc d'essai dans mon environnement, je vois beaucoup de gt syntex erreur de Verilog qui d'autres ne se produisent pas. J'ai également utilisé le commutateur gt-sverilog pour VCS. Quelqu'un peut-il s'il vous plaît suggérer la façon de mélanger gt le verilog et le système verilog compilation afin de ne pas rencontrer de tels problèmes gt gomsi a écrit: gt je fais un système verilog contrainte banc de test aléatoire. J'ai un gt et l'environnement de test en cours de verilog. Maintenant, quand j'essaie d'exécuter ce système gt verilog banc d'essai dans mon environnement, je vois un wh. Verilog plse m'aider avec ceci. J'ai un code Matlab, je voulais le convertir en vhdl ou verilog. Quelqu'un a une idée à ce sujet. Pls m'aider avec ceci. Kiran. Verilog monsieur Je fais un projet sur WCDMA pour mon tech. i B. Donc mon doute est, j'ai un encodeur convolusion avec trois bits de registre. Quel type de décodeur, je peux utiliser pour le encoder. plz correspondant me donner une solution et j'ai besoin de télécharger l'encodeur de convolution à FPGA. i ne sais pas comment PLZ me donner Une solution smubarak. e Le 23 février, 4:38 pm, lovetoesm ltloveto. Gmailgt a écrit: gt monsieur. Gt je fais un projet sur WCDMA pour mon B tech. i suis un B tech final gt année std étudiant. Gt donc mon doute est, j'ai un encodeur convolusion avec trois bits gt registre. Quel type de décodeur je peux utiliser pour le gt encoder. plz correspondant me donner une solution gt et j'ai besoin de télécharger l'encodeur de convolution à FPGA. i ne sais pas Gt comment plz me donner une solution gt hi mubarak, vous pouvez choisir un décodeur viterbi pour votre convolution encoder. you pouvez mettre en œuvre en verilog. Vous pouvez télécharger l'encodeur de convolution à FPGA, pour cela vous pouvez sélectionner un certain IO d'utilisateur de FPGA pour le port curresponding dans votre réinitialisation de programme. like, charger, décalage comme this. if que vous ne connaissez pas le flux d'outil alors m'informer that. i Vous aider pour tout tool. then télécharger le programme à FPGA. if vous avez n'importe quel doute i toute autre chose dans pls vlsi nous informer mentorssignatrix. in signatrix. in. Conclusion automatique pour Verilog et System Verilog Salut, Je veux écrire une fonctionnalité de complétion automatique pour un Verilog et SV IDE qui comprend les fonctionnalités suivantes: 1. Complétion de mot. 2. Achèvement des membres. 3. Paramètre d'achèvement Je suis à la recherche de tout le matériel que je peux trouver qui peut m'aider à obtenir des idées sur la façon de mettre en œuvre une telle fonctionnalité. Avez-vous des suggestionslinks que vous pouvez me pointer pour open sourcesarticles sur ce sujet Merci, Orly Salut, J'ai créé un fichier emacs mode pour SV qui ferait ces choses assez bien. Le plus gros problème est l'indentation. Honnêtement I39m pas un expert LISP, plutôt piraté un vieux mode VERAJEDAPSL à travailler pour SV. Je peux vous l'envoyer (ou télécharger vers noveldv, mais cela prendrait quelques jours) si envoyez-moi un email à gmail ajeetha Disclaimer: C'est un fichier non bien écrit en mode, au moins un utilisateur didn39t l'aime tellement donc pas de haut Attentes s'il vous plaît. Je l'aime simplement pour le quotword completionquot et rien d'autre. Je n'ai pas dépensé suffisamment de temps pour le mettre à jour, car je suis occupé avec d'autres choses. BTW - IDE que vous ciblez Regards Ajeetha noveldv. Comment faire netlist Verilog sans une licence Verilog Je travaille sur une puce de signal mixte et je voudrais créer un netlist Verilog de certains de mes blocs pour le gars numérique sur le projet. J'utilise DFII et je n'ai pas de licence NC Verilog, ai-je besoin sur juste pour créer un netlist J'ai essayé Outils-gtSimulation-gtNCVerilog du schéma et File-gtexport de icfb sans chance. Si je ne peux pas faire une netlist directement, est-ce que n'importe qui a un convertisseur de spectreToVerilog ((ou CDLToVerilog) ils peuvent me pointer à Une recherche rapide de ce site n'a pas tourné vers le haut de quelque chose. Merci d'avance DAvid Reynolds On 21 Jun 2006 05:53:59 -0700, quotDReynoldsquot ltspurwinktechgmailgt a écrit: gtI travaille sur une puce de signal mixte et je voudrais créer un netlist gtVerilog de certains de mes blocs pour le gadget numérique sur le gtproject. J'utilise DFII et je n'ai pas de NC Verilog licence Gt gtIf Je ne peux pas faire une netlist directement, est-ce que quelqu'un a un spectreToVerilog gt ((ou CDLToVerilog) Convertisseur, ils peuvent me pointer Une recherche rapide de gtthis site n'a pas tourné quoi que ce soit. Gt gtthanks à l'avance gt gtDAvid Reynolds Vous n'avez pas besoin d'une licence Verilog ou NC Verilog licence netlist. Toutefois, vous avez besoin d'une quot21400quot licence (quot Virtuoso R) Éditeur schématique Verilog (R) Interfacequot). En d'autres termes, vous n'avez pas besoin d'un simulateur lic. Verilog-a Existe-t-il un verilog-a newsgroups spécifique Merci Keith. Verilog-A Salut what39s verilog-A est-il quelque chose de lié à l'analogique est-il des outils de cadence de soutien que Merci Verilog-A est un langage de modélisation comportementale analogique. Voir accellera et verilog-ams Vous voudrez peut-être aussi regarder le nouveau livre intitulé The Designer39s Guide to Verilog-AMSquot de Ken Kundert et Olaf Zinke (Kluwer Academic Publishers). Il est pris en charge dans Cadence in spectre (le premier simulateur supportant Verilog-A), et aussi dans le simulateur AMS Designer. Cordialement, Andrew. Le vendredi 6 août 2004 10:33:51 -0700, quotCarsonquot ltcarsoni. Conception de calculatrice en verilog Bonjour à tous, je dois concevoir une calculatrice en verilog pour 4 opérations:, -,,. C'est une calculatrice 8 bits. J'ai conçu tous les quatre modules d'exploitation et ils fonctionnent bien. La calculatrice effectue également des opérations sur 2 opérandes. Maintenant, ce que je ne suis pas capable de comprendre, c'est si je appuyez sur le clavier (ce qui va être un FPGA avec clavier connecté) disons 12. 3. Je veux dire, je m'attends à une réponse 3 la première fois que je dis et puis la même chose Doit être considéré comme l'un des opérandes dans le calcul suivant de sorte que la réponse finale est 6. Peut-on me donner une idée de la façon de comprendre cela en verilog. Je suis assez confus. Cordialement. Sunita sunitajaingmail (Sunita Jain) a écrit dans le message news: lt9bfc40d7.0411070448.603c7047posting. googlegt. Gt Bonjour à tous, gt Je dois concevoir une calculatrice en verilog pour 4 opérations:, -,,. Gt Il s'agit d'une calculatrice 8 bits. Gt J'ai conçu tous les quatre modules d'exploitation et ils travaillent gt fine. La calculatrice effectue également des opérations sur 2 opérandes. Maintenant, ce que je ne suis pas capable de comprendre, c'est si je presse sur le clavier (cela va être un FPGA avec clavier connecté) dire 12. 3. gt Je veux dire, je m'attends à une réponse 3 la première fois que je dis et puis La même chose gt doit être considéré comme l'un des opérandes dans le prochain calcul gt de sorte que la réponse finale est 6. Peut-on me donner une idée gt quant à la façon de comprendre cela en verilog. Je suis assez gt confus. Détermination de fileType (verilog, VHDL ou System Verilog) J'ai une liste de fichiers HDL. Comment puis-je trouver le type de chaque fichier (Verilog, System Verilog ou VHDL). Serait super si quelques utilité simple dans CC est déjà là. Je n'ai pas besoin de connaître les saveurs de verilog comme 95, 2000 etc, mais wouldn39t l'esprit les informations supplémentaires si il. Le 2007-12-11, verylog ltsachin. goyal. newgmailgt a écrit: gt J'ai une liste de fichiers HDL. Gt Comment puis-je trouver le type de chaque fichier (Verilog, System Verilog ou gt VHDL). Gt serait génial si une utilité simple dans CC est déjà là. Gt Je n'ai pas besoin de connaître les saveurs de verilog comme 95, 2000 etc, mais gt wouldn39t l'esprit de l'info supplémentaire si elle existe. Personnellement, je voudrais simplement regarder l'extension du fichier, si quelqu'un ne nomme pas correctement les fichiers, il ou elle devrait s'attendre à des problèmes :) Une autre possibilité: Il suffit d'essayer de le compiler avec votre simulateur RTL courant et voir si elle compile proprement en utilisant Verilog, SystemVerilog ou Mode VHDL. Mais si pour une raison quelconque cela est peu pratique, il sera assez difficile de distinguer entre SystemVerilog et Verilog fichiers car un fichier peut être à la fois juridique Verilog et SystemVerilog en même temps. En fait, un fichier vide est à la fois un Verilog juridique et un fichier SystemVerilog si je lis correctement le BNF. Distuingishing entre un fichier VHDL et un fichier non VHDL est probablement plus facile si cela vous suffit. Je ne l'ai pas trop regardé, mais je crois qu'il s'agit simplement de décaper tous les commentaires de type VHDL et de chercher le sapin. Problème avec verilog-in dans l'utilisation de changement arithmétique dans verilog vode. Bonjour tout le monde, quand j'utilise verilog-in dans ic5141, il apparaît une erreur sytanx quotgtgtgt errorquot. Mon code verilog a arithmétique changement gtgtgt adn ltltlt, qui est la nouvelle caractéristique de verilog-2001. Et je ne verilog-en fonctionnement dans le comportement RTL, ma question est: comment réparer cette erreur et encore: ne ic5141 verilog-in fonction de soutien verilog2001 verison39s arithemetic shift opérateur ou quotgtgtgtquot et quotltltquot. Je vous remercie. Le 8 13. 1 09. ponderboy ltcqu. Yahoo. cngt a écrit: quelqu'un pourrait m'aider s'il vous plaît. Gt He. Système verilog ques. Existe-t-il un groupe de discussion séparé pour le système bit verilog bit 7: 0 byte0 rand bit 7: 0 byte1 La contrainte suivante fonctionne: contrainte xyz (byte0 gt39h61 ampamp byte0 lt39h7a) - gt byte1 à l'intérieur Mais je veux le modifier à quelque chose à cet effet: Contrainte xyz else byte1 inside Est-il possible d'avoir un nom de module verilog paramétré dans verilog ou systemverilog Salut, J'essaie de créer un module verilog qui peut prendre en charge l'instance paramétrée n ame. Je comprends que la largeur du signal et d'autres choses de ce genre peuvent être paramétrés. Mais pouvons-nous également paramétrer le nom d'instance du module Dans le code suivant, je suis curieux s'il existe une manière SomeDynamicInstanceName peut être paramétré aussi je peux essayer d'utiliser le système verilog si cela peut hel p here20 Mon but est de pouvoir réutiliser le vermon gmon Module (module verilog générique) pour divers types de signaux. Mais pour une raison, je dois changer t SomeDynamicInstanceName. J'ai le contrôle o. Verilog simulation de netlist placé en utilisant verilog XL Bonjour, je veux simuler la netlist verilog de la conception placée et routée obtenue à partir de Cadence SoC Encounter. J'ai le fichier sdf de SoC Encounter. J'utilise Verilog XL. J'ai utilisé la commande sdfannotate dans mon testbench de la manière suivante start sdfannotate (quot. design. sdfquot, instancename.) End Est-ce la bonne façon de le faire Merci à l'avance. Salutations, Ajay. Pour l'aide-verilog la conception d'une calculatrice Salut, je suis un nouvel étudiant majeur dans LSI. Maintenant, je dois concevoir une calculatrice en utilisant verilog. C'est le devoir d'un cours. Je cherche un code de référence à ce sujet car j'ai très peu d'expérience à programmer dans Verilog. Je serais très apprécié de votre aide. BTW, les fonctions que je dois réaliser comprennent ajouter, soustraire, multiplier, Division, N. C, Shift, MC, MS, MR, M, M-. Je vous remercie. Davidbarby ltdanyangqusuou. waseda. jpgt a écrit dans le message news: 6eb3db6ca7f5485d9d696440776471c6localhost. talkaboutprogramming. Gt Bonjour, gt gt Je suis un nouvel étudiant majeur dans LSI. Maintenant, je dois concevoir une calculatrice gt en utilisant verilog. C'est le devoir d'un cours. Gt Je suis à la recherche d'un code de référence à ce sujet car j'ai très peu d'expérience gt à programmer dans Verilog. Je serais très apprécié avec votre aide gt. Gt BTW, les fonctions que j'ai à réaliser comprennent Add, Subtract, Multiplier, gt Division, N. C, Shift, MC, MS, MR, M, M-. Gt gt Merci. Pourquoi ne pas nous dire comment vous pensez qu'il faut l'aborder? Je ne suis pas maladroit, en fait, je ne saurais vraiment où commencer sans y penser - peut-être si vous avez fait cela et ensuite publié ce que vous pensez, Une discussion intéressante :) merci beaucoup pour votre réponse, mais je pense que je don39t attraper votre sens. Franchement, je manque d'expérience à ce sujet et je cherche des aides. Pourriez-vous s'il vous plaît me conseiller quelque chose dont j'ai besoin. Conversion de Verilog Test Env. À System Verilog amp Open Vera Bonjour à tous, Je travaille sur une tâche de conversion de vieux BFMs et de l'environnement de test créé dans Verilog à System Verilog et Open Vera. Cela inclut la conversion des bancs d'essai et des BFMs. Générer des synopsys et des classes définies par l'utilisateur et faire un wrapper de haut niveau du système verilog à utiliser avec Vera. Kedar Salut, Kedar - Vous pouvez ou ne peut pas déjà le savoir, mais pour les autres lecteurs de suivi de ce fil de me permettre de préciser ce qui est déjà de notoriété publique: SystemVerilog est pleinement Rétrocompatible avec Verilog-2001 et il n'a généralement pas de sens de passer du temps à convertir les anciens bancs de test BFM Verilog-2001 pour le nouveau Synopsys basé sur la classe VMM-style de testbench. Pour de nouveaux bancs d'essai, une approche comme celle-ci a effectivement un sens. Vous devez d'abord comprendre la syntaxe de SystemVerilog, et vous pouvez poursuivre ce cours en lisant le livre de Janick Bergeron et al., Manuel de méthodologie de vérification pour SystemVerilog, publié par Springer (nouveau livre). Vous pourriez embaucher des consultants SystemVerilog pour vous aider à faire le travail (je ne le fais pas moi-même). Vous pouvez également envisager SystemVerilog pour la formation de vérification pour commencer avec cela (je fais ceci :-) Respect - Cliff Cummings Verilog amp SystemVerilog Guru sunburst-design gt Vous pouvez embaucher des consultants SystemVerilog pour vous aider à faire le travail gt (I Don39t faire ceci m. Où je peux obtenir ou acheter BSIM3v3 modèle de fichier dans Verilog-a ou Verilog-ams I39m en essayant d'utiliser spectre verilog-a pour construire mon propre modèle de dégradation bigbag a écrit: gt I39m essayer d'utiliser spectre verilog-a Construire mon propre modèle de dégradation, vous pourriez essayer d'obtenir ce de tiburon tiburon-da ou de contacter berkeley directement. Pour obtenir ou acheter BSIM3v3 modèle de fichier dans Verilog-a ou Verilog-ams 2 I39m essayer de mettre en œuvre mon propre modèle de dégradation en cadence Vous pouvez trouver un modèle MOS veriloga niveau 1 dans votre Cadence installation tools. lnx86dfIIsamplesartistahdlLibmoslevel1verilogaverilog. va --- Erik zcuimail. ucf. edu (bigbag) a écrit dans le message news: ltf8f9930c.0401151449.27 F4e7c4posting. googlegt. Gt I39m essayant de mettre en œuvre mon propre modèle de dégradation en cadence spectre gt en utilisant verilog. Qui peut m'aider Merci beaucoup. Voir aussi: tools. lnx86dfIIsamplesartistahdlLibmostftverilogave. I-Q filtre FIR utilisant verilogverilog-a ne donne pas de sortie sur un canal, j'ai construit un démodulateur I-Q en utilisant verilog-a blocs. A sa sortie, les chemins I et Q passent par un filtre FIR identique. La sortie du chemin I ressemble à ce que je m'attends, mais le chemin Q est fondamentalement zéro - il a 250 dB de gain inférieur que le chemin I. J'ai essayé un tas de choses: j'ai recréé le symbole de filtre et le code verilog à partir de zéro dans le gestionnaire de bibliothèque J'ai supprimé tout le code AHDL compilé appartenant aux filtres et l'ai forcé à recompiler J'ai créé une deuxième version du filtre à partir de rien. J'ai le même résultat quoi qu'il arrive. Si je raccroche le canal I à la. Faire 39slow39 calculs en verilog Si vous utilisez une affectation continue ou non-bloquant dans Verilog et l'expression de droite est quelque chose qui dans un appareil réel prend du temps pour devenir valide après que les entrées deviennent valides, comment assurez-vous que la sortie est valide lorsque vous Voulez-vous l'utiliser Par exemple: entrée 1000: 0 megaparity assigner foo megaparity toujours (posedge clk) megaparity valide sur ce clk savedparity lt foo quand est-ce valable Que faire si la cascade xor chaîne est si lente it39s plus d'une période clk Plus de 20 Si vous supposez qu'il est plus lent qu'il est (en attente d'un nombre fixe d'horloges) faire. Configuration pour un mode mixte VHDL-verilog lang Bonjour tout Mon problème est I39d comme pour choisir un fichier VHDL instancié à l'intérieur de verilog via la configuration VHDL Pour summerize: J'ai une hiérarchie: quottop: vhdl - verilog - Verlog - vhdl: bottomquot Comment écrire un Vhdl configuration pour sélectionner le fichier pour l'instanciation inférieure Rakesh YC essayer. Calculer la moyenne Comment obtenir la moyenne de plusieurs champs. Quel signe pour placer entre les champs Par exemple: average (age1ampage2) L'ampli de signe n'est pas correct. Quel signe est. Laura. QuotLaura Eekelsquot ltlaura. eekelsxx. yygt a écrit dans le message news: 3fce13ec0214e4fe514cnews. xs4all. nl. Gt Comment obtenir la moyenne de plusieurs champs. Gt Quel signe à placer entre les champs gt Par exemple: average (age1ampage2) gt L'ampli de signe n'est pas correct. Quel signe est. Gt gt Laura. (Field1 Field2 Field2) - Bradley Développeur de logiciels hrsystems. au Une réponse chrétienne pastornet. net. auresponse Merci pour la réponse, mais j'ai déjà essayé. Et il ne fonctionne pas. Avg (field1field2) field17field28 donne le résultat 78 et non pas la moyenne. Avez-vous d'autres suggestions Laura quotBradleyquot ltbradleyREMOVETHIScomcen. augt schreef in bericht news: jtszb.38208aT.14986news-server. bigpond. net. au. Gt quotLaura Eekelsquot ltlaura. eekelsxx. yygt a écrit dans le message gt news: 3fce13ec0214e4fe514cnews. xs4all. nl. Gt gt Comment obtenir la moyenne de plusieurs champs. Gt gt Quel signe pour placer entre les champs gt gt Par exemple: average (age1ampage2) gt gt L'ampli de signe n'est pas correct. Quel signe est. Gt gt gt gt Laura. Gt gt Moy (Champ1 Champ2 Champ2) gt gt - gt Bradley gt Développeur de logiciels hrs. Verilog style Salut à tous, Quelqu'un peut-il me donner quelques adive sur le code suivant. (A B) (1) logique ET affecter D en amp (A B) (2) bit à bit ET quel est meilleur. (1 ou 2). Merci pour toute suggestion Essen a écrit: gt Bonjour à tous, gt gt Quelqu'un peut-il me donner quelques adive sur le code suivant. (A B) (1) logique ET gt affecter D en amp (A B) (2) bit à bit ET gt gt lequel est meilleur. (1 ou 2). Gt gt Merci pour toute suggestion Bonjour Dans ce cas les deux sont corrects. Parce que A, B et en sont considérés comme booléen qui est. Un seul bit Si vous allez avec plusieurs opérandes bit, alors vous trouverez une différence. Merci et salutations karthikeyan TooMuch Semiconductor Solutions, Bangalore. Strings in verilog Salut J'ai eu un problème avec les chaînes de verilog. J'ai une machine d'état JTAG et un testbench en cours d'exécution. Je me déplace à travers différents états JTAG qui sont référencés par 4bit binaire comme TlR 439b0000 RTI 439b0001. Dans mon rtl j'ai eu quelque chose comme, reg4: 0 presstate définir TLR 439b0000 définir RTI 439b0001. Reg4: 0 presstate reg4: 0 nextstate toujours (posedge tclk). Presstate lt nextstate Quand je le simule et que je vois les ondes sur la fenêtre de forme d'onde, il devient vraiment difficile de décoder les états en regardant les nombres, alors je pensais si je pouvais utiliser des caractères pour représenter différents états JTAG. J'ai eu quelque chose comme ça, reg 38: 0 presstate Mais j'ai trouvé des valeurs ascii de différents états représentés sur la forme d'onde. Savez-vous la raison. Alors, comment puis-je représenter des chaînes à la place des nombres Je sais que je peux utiliser l'affichage, mais je veux que mes chaînes de caractères apparaissent dans mes formes d'onde. Merci Rik rik a écrit: gt gt Mais j'ai trouvé ascii valeurs des différents états représentés sur la forme d'onde gt. Savez-vous la raison. Parce que c'est ainsi que les chaînes sont représentées dans Verilog (et les langages de programmation en général). Gt Je sais que je peux utiliser l'affichage, mais je veux que mes chaînes de caractères apparaissent dans mes formes d'onde gt. Ce n'est pas un problème avec Verilog. Ceci est un problème avec votre visualiseur de forme d'onde. Si elle a la capacité d'afficher le. Im pas certainn de la bonne solution bien que puisque la sommation de la moyenne de chaque échantillon introduirait une bonne quantité d'erreur d'arrondi. Hmm. Je me demande si la séparation de la partie fractionnaire de la partie entière serait utile. Divisez la partie entière de chaque nombre par le comte. Gardez trois sommes courantes: 1) la moyenne des parties entières, 2) le reste de chaque division, et 3) la partie fractionnaire de chaque nombre. Chaque fois que la partie entière d'un nombre est divisée, le résultat de la partie entière est ajouté à la somme courante moyenne et le reste est ajouté à la somme restante. Lorsque le reste de la somme courante obtient une valeur supérieure ou égale au compte, elle est divisée par le compte avec le résultat de la partie entière ajouté à la somme courante moyenne et le reste ajouté à la somme restante. De même, à chaque calcul, la partie fractionnaire est ajoutée à la somme de fonctionnement fractionnaire. Lorsque la moyenne est terminée, la somme restante de fonctionnement est divisée par le compte et le résultat est ajouté à la somme courante moyenne en tant que nombre flottant. Par exemple: Maintenant, que faire avec la somme de course fractionnaire. Le risque de débordement est beaucoup moins probable ici, bien que toujours possible, donc une façon de le gérer serait de diviser la somme de course fractionnaire par le compte à la fin et l'ajouter à notre résultat: Une alternative serait de vérifier la fractionnelle de fonctionnement Somme à chaque calcul pour voir si elle est supérieure ou égale au comptage. Lorsque cela se produit, il suffit de faire la même chose que nous faisons avec le reste somme courante. Excellent Jomit Vaghela 6-Mar-07 21:00 J'ai aimé ce que vous avez dit petits emplois rapidement se transformer en gros emplois. Penser à l'optimisation tout en codant est une bonne pratique. Grand effort et explication,